QuartusのGUIモードでのpost-synthesis simulationの方法を紹介します。ここで記載している手順は、基本的にここに載っています。 Quartus® Prime Standard Edition Handbook Volume 3: Verification https://www.altera.com/en_US/pdfs/literature/hb/qts/q…

最近はまった乗算の罠について ビット幅の罠 まずは以下のVerilog記述を見ていただきたい。a*b と c、いずれもaとbの乗算を行っている。どのように出力されるでしょうか？ module test1; reg [1:0] a = 2'd2; reg [1:0] b = 2'd3; reg [3:0] c; initial begi…