Quartusでのpost-synthesis simulationの方法（GUI編）

QuartusのGUIモードでのpost-synthesis simulationの方法を紹介します。

ここで記載している手順は、基本的にここに載っています。
Quartus® Prime Standard Edition Handbook Volume 3: Verification
https://www.altera.com/en_US/pdfs/literature/hb/qts/qts-qps-5v3.pdf

事前インストール

下記の事前インストールが必要です。

Quartus Prime (Lite EditionでOK)
- なんらかのデバイスファイル (e.g. MAX 10)
Modelsim-Altera (Starter EditionでOK）

デザインとテストベンチ

ここでは実験用として以下のファイルを用意します。counterディレクトリに置きます。

counter.v

module counter(
  input clk,
  input rst_n,
  output reg [3:0] count
);

always@( posedge clk )
  if( !rst_n )
    count <= 4'd0;
  else
    count <= count + 4'd1;

endmodule

test_counter.v

`timescale 1ns/1ps
module test_counter;

reg clk;
reg rst_n;
wire [3:0] count;

initial begin
  forever begin
    clk = 1;
    #5;
    clk = 0;
    #5;
  end
end

initial begin
  rst_n = 0;
  #16;
  rst_n = 1;
  @( posedge clk );
  $display( "cycle #0 %d %s", count, (count == 4'd0) ? "OK" : "NG" );
  @( posedge clk );
  $display( "cycle #1 %d %s", count, (count == 4'd1) ? "OK" : "NG" );
  @( posedge clk );
  $display( "cycle #2 %d %s", count, (count == 4'd2) ? "OK" : "NG" );
  @( posedge clk );
  $display( "cycle #3 %d %s", count, (count == 4'd3) ? "OK" : "NG" );
  @( posedge clk );
  $display( "cycle #4 %d %s", count, (count == 4'd4) ? "OK" : "NG" );
  @( posedge clk );
  $display( "cycle #5 %d %s", count, (count == 4'd5) ? "OK" : "NG" );
  $finish;
end

counter dut( .clk(clk), .rst_n(rst_n), .count(count) );

endmodule